该职位来源于猎聘 ## 岗位使命 在资源受限与实时性要求并存的场景中,基于主流 FPGA(Xilinx/Intel/Lattice/Microchip)实现高可靠的嵌入式控制与图像处理加速模块,完成从算法/协议落地到量产交付的全流程研发。 ## 工作职责 1. **图像/视频处理 IP 研发**
- 设计与实现去噪、去马塞克、Gamma、直方图、ROI、缩放、旋转、滤波等模块;熟悉 RAW8/10/12、RGB/YUV 格式与 AXI-Stream 视频通道。
- 设计 MIPI CSI-2/LVDS/DVP 等采集链路的 **时序/协议适配**、数据对齐、帧/行控制与纠错(CRC/ECC)。 2. **嵌入式控制外设与总线**
- 基于 AXI4/AXI-Lite/Avalon 搭建寄存器组、DMA/中断/时钟复位树与外设控制(I²C/SPI/UART/CAN/PWM/定时器)。
- 与 MCU/SoC 协同(如 Zynq/ZynqMP、Cyclone V/Arria 10 SoC),完成 **裸机/RTOS/Linux** 下的驱动联调与性能优化。 3. **时序签核与性能优化**
- 负责 SDC/XDC 约束、跨时钟域(CDC)处理、流水线插入、资源/带宽评估与 Fmax 提升,推动 **STA 绿灯** 与布线收敛。 4. **仿真验证与质量保障**
- 编写 **SystemVerilog/cocotb** 测试平台与激励,覆盖边界/异常场景;维护回归与覆盖率指标。
- 进行 ILA/SignalTap 在线抓包、板级 bring-up、EMI/温漂与可靠性相关问题定位。 5. **工程化与协作**
- 参与需求评审、方案设计、代码评审、文档交付;与算法/嵌入式/硬件协同推进 EVT/DVT/PVT/量产。
- 输出规范:接口文档、时序图、寄存器手册、调试手册、量产测试方案。 ## 任职要求(必须) 1. 本科及以上,电子/通信/自动化/计算机等相关专业,3–4 年FPGA 实战经验。 2. 熟练 Verilog/SystemVerilog/VHDL,能独立完成中等复杂度 IP 的自顶向下设计与模块化实现。 3. 至少精通 Vivado/Vitis 或 Quartus Prime/Platform Designer 之一;熟悉 Diamond/Libero 更佳。 4. 有 图像链路实战:至少完成过 1 个从"sensor 采集 → ISP/预处理 → 总线输出"的项目环节(MIPI CSI-2/LVDS/DVP 其一)。 5. 扎实的 STA/约束能力:理解 Setup/Hold/Skew、时钟树、异步复位与门控时钟规避;能将关键路径打通到量产频点。 6. 掌握 AXI4/AXI-Stream;对 DMA、中断、缓存一致性、吞吐/时延权衡有工程经验。 7. 熟练仿真调试:会用 ModelSim/Questa/Vivado Simulator/Verilator,能编写自检 testbench(含随机/覆盖)。 8. 熟练使用Git与分支流程,能输出清晰注释/文档,具备良好沟通与跨团队协作能力。 ## 加分项(优先考虑) * 有 **Zynq/ZynqMP** 或 **Cyclone V/Arria 10 SoC** 的 PS/PL 协同开发经验(裸机/FreeRTOS/Linux 驱动均可)。 * 掌握 **cocotb + Python/NumPy/OpenCV** 搭建图像类黄金模型与回归框架;了解 UVM 更佳。 * 了解 **ISP 算法**(AE/AWB/AF、WDR/HDR、坏点/阴影校正)与标定流程,有 **sensor(Sony/OnSemi)** 调试经历。 * 熟悉 **ILA/SignalTap**、示波器/LA/矢量网分等仪器使用;具备高速接口链路(PCIe/10G/DDR)的基本素养。 * 具备 HLS/Vitis HLS/Intel HLS 经验,或有 **RTL 算法** 加速映射与定点量化经验。 * 有 CI(Jenkins/GitLab CI)与 **HDL lint/CDC 检查** 实践;关注编码规范与静态检查。